Höhere Taktfrequenzen und die damit verbundene steigende Flankensteilheit der Signale stellen an die Dimensionierung von Backplanes und an das Basismaterial hohe Anforderungen. Auf der anderen Seite darf die Leiterplatte, aus Kostengründen, auch nicht überdimensioniert sein.
FEA berechnet den Widerstand und die Induktivität der Versorgungsflächen. Eine Optimierung des Backplanes erfolgt frühzeitig und kostensparend. Spannungseinbrüche durch Simultanous Switching können wirksam verringert werden.
Der Frequenzabhängigkeit des realen Widerstandes kann vom SPICE Modell berücksichtigt werden.
Im Beispiel ist eine Spannungs-Versorgungsebene simuliert.
Fläche: 150 mm * 80 mm
Cu Stärke : 105 µm
Die roten Flächen markieren die Anschlußpunkte.
Ergebnisse der FEA:
RDC = 0,48 mOhm
RAC (500kHz) = 0,85 mOhm
L = 17 nH
